SynaptiCAD Product Suite-SynaptiCAD Product Suite下載 v20.51免費(fèi)版

SynaptiCAD Product Suite是一款用于電子互動(dòng)設(shè)計(jì)的工具，這個(gè)互動(dòng)概念貫穿于所有的接口，包括HDL輸入、仿真、測(cè)試、波形分析、管腳映射工具等等，是一個(gè)很完整的EDA方案，您可以開(kāi)始分析和模擬設(shè)計(jì)理念，毋須經(jīng)完成整個(gè)電路模型或示意圖。

基本簡(jiǎn)介

SynaptiCAD 公司出品的 EDA（電子設(shè)計(jì)自動(dòng)化）工具集合，用于電子互動(dòng)設(shè)計(jì)工具，這個(gè)互動(dòng)概念貫穿于所有的接口。包括HDL輸入、仿真、測(cè)試、波形分析、管腳映射工具等等,是一個(gè)很完整的EDA方案。SynaptiCAD Product Suite 由電機(jī)工程師創(chuàng)造設(shè)計(jì)的一款電子互動(dòng)設(shè)計(jì)工具，這個(gè)互動(dòng)概念貫穿于所有的接口。您可以開(kāi)始分析和模擬設(shè)計(jì)理念，毋須經(jīng)完成整個(gè)電路模型或示意圖，幫助工程師他們的設(shè)計(jì)進(jìn)行批判性的審視。

軟件特色

- 項(xiàng)目級(jí)功能

1.Project Window中的New Port Mappings和Parm Mappings文件夾顯示了測(cè)試模型如何連接到測(cè)試平臺(tái)。此外，讓用戶(hù)更改映射。

2.Port Mappings圖標(biāo)顏色指示映射是默認(rèn)映射（綠色）還是自定義映射（橙色）。在默認(rèn)映射中，在測(cè)試平臺(tái)中創(chuàng)建的信號(hào)與被測(cè)模型中端口的確切名稱(chēng)相匹配。當(dāng)您想要測(cè)試諸如兩個(gè)級(jí)聯(lián)并行加法器電路之類(lèi)的設(shè)計(jì)而不首先創(chuàng)建包裝兩個(gè)加法器的模塊時(shí)，自定義映射會(huì)很有用。

- BuHunter功能

1.tep Over和Step Into按鈕將啟動(dòng)模擬器（如果尚未啟動(dòng)）。

2.GUI允許您在模擬完成后查詢(xún)模擬狀態(tài)，直到您按下紅色“結(jié)束模擬”按鈕。必須先按“結(jié)束模擬”按鈕，然后才能開(kāi)始新的模擬。

3.為GUI添加了模擬調(diào)用堆棧顯示。這對(duì)于調(diào)試任務(wù)和函數(shù)的調(diào)用很有用。

- 時(shí)序圖級(jí)別功能

1.在項(xiàng)目窗口中顯示包變量以便于調(diào)試。

2.在“項(xiàng)目”菜單中添加了“導(dǎo)出時(shí)序圖”，以將項(xiàng)目中列出的所有時(shí)序圖導(dǎo)出為特定格式。 此功能適用于WaveFormer Pro和DataSheet Pro。 請(qǐng)參見(jiàn)第11.3節(jié)“導(dǎo)出一般說(shuō)明”。

3.新的命令行選項(xiàng)-M將第二個(gè)時(shí)序圖合并到正在加載的時(shí)序圖（以前此功能只能從GUI訪(fǎng)問(wèn)，現(xiàn)在可以作為批處理操作執(zhí)行）。

4.擴(kuò)展vcd文件導(dǎo)入兼容性。

功能介紹

BugHunter Pro：

一款用于 Verilog， VHDL 和 C++ 模擬器的圖形調(diào)試系統(tǒng)。BugHunter 支持所有主要的 HDL 模擬器，其主要功能包括：?jiǎn)我徊襟E調(diào)試、波形數(shù)據(jù)串流、項(xiàng)目管理等等�？梢詡蓽y(cè)程序與幫助系統(tǒng)的交互過(guò)程從而發(fā)現(xiàn)問(wèn)題所在。

VeriLogger Pro：

Verilog模擬器軟件。提供一個(gè)綜合了傳統(tǒng)Verilog模擬器所有特征的仿真環(huán)境，它具有強(qiáng)大的圖形測(cè)試矢量產(chǎn)生器。VeriLogger的快速模型測(cè)試使用戶(hù)可以對(duì)設(shè)計(jì)中的每個(gè)模型進(jìn)行“自底向上”的測(cè)試。

WaveFormer Pro：

由時(shí)序圖分析器、模擬器和測(cè)試向量生成器組合而成。它為設(shè)計(jì)人員提供了一個(gè)集成的環(huán)境，可以用來(lái)開(kāi)發(fā)數(shù)字和模擬線(xiàn)路的時(shí)序圖。WaveFormer Pro可以由Spice模擬器，Mathematica，或Matlab等工具輸入模擬數(shù)據(jù)。還可以利用WaveFormer Pro 內(nèi)部擁有的波形函數(shù)直接生成模擬信號(hào)；或者將從總線(xiàn)上得到的數(shù)字信號(hào)變換成模擬信號(hào)。還可以將模擬信號(hào)波形逐段線(xiàn)性地變換成Spice模擬器的電壓信號(hào)源。

TestBencher Pro：

用于從獨(dú)立于語(yǔ)言的時(shí)序邏輯表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 測(cè)試基準(zhǔn)及總線(xiàn)功能的模型。生成的測(cè)試基準(zhǔn)能提供基于仿真相應(yīng)的不同的激發(fā)向量，以便于測(cè)試基準(zhǔn)功能作為一個(gè)被測(cè)試系統(tǒng)環(huán)境的動(dòng)作模型正常工作。 TestBencher Pro是一個(gè)優(yōu)秀的測(cè)試大規(guī)模FPGA 和 ASIC設(shè)計(jì)的工具。